Sem descrição.
22/05/2025
Publico
Criando um package para fazer somas
package.vhd
library ieee;
use ieee.std_logic_1164.all;
package my_package is
function add (signal a,b: integer) return integer;
end my_package;
package body my_package is
function add (signal a,b: integer) return integer is
begin
return a+b;
end add;
end my_package;main.vhd
LIBRARY ieee;
USE ieee.std_logic_1164.all;
use work.my_package.all;
ENTITY main_file IS
PORT (
a, b: in integer range 0 to 7;
c: out integer range 0 to 15
);
END main_file;
ARCHITECTURE funcao OF main_file IS
BEGIN
c <= add(a,b);
END funcao;Caso der erro de simulação você pode:
Selecione EDA Tool Settings e em seguida faça um toggle da simulação.
Ex, se estiver em
ModelSimtroque paraModelSim-Altera
Dê ok e em seguida recompile seu projeto.