Sem descrição.
29/05/2025
Publico
Faça o VHDL de um mux 2x1 com enable (liga ou desliga a saída), transforme em bloco em faça o circuito abaixo:
mux_2x1.vhd
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY mux_2x1 IS
PORT (sel, A, EN: in std_logic;
B: IN std_logic_vector(7 downto 0);
X : OUT std_logic_vector(7 downto 0)
);
END mux_2x1;
ARCHITECTURE logica OF mux_2x1 IS
signal aux: std_logic_vector(7 downto 0);
BEGIN
gen: for i in 7 downto 0 generate
aux(i) <= B(i) when SEL = '0' else A;
X(i) <= aux(i) when EN = '1' else '0';
end generate gen;
END logica;