Base para a inicialização de projetos de lógica reconfigurável no quartus.
23/04/2025
Publico
Cyclone IV EEP4CE22F17C6.ModelSim-Altera VHDLCyclone V5CSEMA5F31C6.ModelSim-Altera VHDLLIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY nome_projeto IS
PORT (IN1 : IN std_logic;
IN2 : IN std_logic;
SAIDA : OUT std_logic);
END nome_projeto;
ARCHITECTURE logica OF nome_projeto IS
BEGIN
SAIDA<=IN1 AND IN2;
END logica;